Увеличение разрядности дешифратора
Для расширения возможностей применения дешифраторов возможно увеличение их разрядности за счет объединения нескольких микросхем (рис. 3.4). Работа дешифратора CD (3-8) основывается на уравнении (3.1) и поясняется таблицей истинности (3.3).
Рис. 3.4 Увеличение разрядности дешифратора
Таблица 3.3 Расширение разрядности DC(2-4) до DC(3-8)
Информационные
/EI2
DC 1
DC 2
Примечание: значком «/» обозначается инверсия. Значения EI1 приведены с учетом инверсии.
Старший разряд A3 используется для управления работой дешифраторов с помощью служебных входов EI1 и EI3.
Старшие разряды двоичного числа могут быть поданы на дешифратор, который преобразует их в сигналы разрешения EI для других дешифраторов, которые преобразуют младшие разряды. Это позволяет увеличить разрядность дешифратора (рис. 3.5).
Увеличение разрядности дешифраторов
При необходимости иметь DC с большим числом разрядов, чем имеет микросхема, используют каскадное соединение (каскадирование) нескольких стробируемых дешифраторов. На рисунке 2.24 показан пример построения дешифратора «4х16» из дешифраторов «2х4». На этом примере легко понять идею построения таких схем. Младшие разряды адреса подаются на адресные входы всех DC входного каскада, а старшие – на DC, выходы которого стробируют выходные DC, открывая только один из них в соответствии со старшей частью адреса.
При необходимости дальнейшего увеличения разрядности подключают аналогично второй, третий каскады и т. д.
Рисунок 2.24 – Пример построения дешифратора «4х16» из микросхем «2х4»
Задания.
Построить DC «3 в 8», используя ИМС 555ИД4.
Сколько корпусов 555ИД4 необходимо для построения DC «5 в 32»?
Построить различные варианты DC «6 в 64».
Неполный дешифратор
Неполным дешифратором называется дешифратор, имеющий n входов и меньше, чем 2 n выходов, т. е. имеющий не все выходы.
Наибольшее распространение имеют двоично-деся-тичные дешифраторы «4х10», выпускаемые в виде ИМС.
На рисунке 2.25 изображена ИМС 555ИД6 (КМОП-аналог – 561ИД1). Аналогичная ИМС 555ИД10 имеет выходы с ОК. Среди зарубежных ИМС встречаются дешифраторы с тремя состояниями выходов. Существуют также специальные дешифраторы для управления светодиодными индикаторами.
Рисунок 2.25 – микросхема 555ИД6 — двоично-десятичный дешифратор «4х10»
Демультиплексор
Демультиплексор (DMX – demultiplexer) – это цифровой узел, обеспечивающий передачу входного сигнала на один из 2 n выходов, номер которого определяется входным n-разрядным кодом (адресом).
В качестве демультиплексора используется DC. При этом сигнал подается на вход разрешения Е. Такие стробируемые дешифраторы часто и называют демультиплексорами и обозначаются не DC, а DMX. Демультиплексоры называются: «1 в 4», «1 в 8» и т. д.
Шифратор
Шифратор (CD, от англ. coder) выполняет преобразование, обратное DC. На вход CD подается унитарный код, а на выходе получается соответствующий ему двоичный код.
На рисунке 2.26 показаны условное обозначение и таблица истинности шифратора «4 в 2». Очевидно, что на входные сигналы накладывается ограничение (только одна единица), которое невыполнимо, если сигналы поступают от независимых источников, и не оговорено, как будет работать схема при поступлении произвольного кода. Поэтому схемы, подобные указанной, не выпускаются в виде ИМС и существуют чисто теоретически.
Рисунок 2.26 – Условное обозначение и таблица истинности шифратора «4х2»
Задание.
Построить из ЛЭ схемы шифраторов «2 в 1», «4 в 2» и «8 в 3» и нарисовать их таблицы истинности.
Дата добавления: 2019-03-09 ; просмотров: 629 ; Мы поможем в написании вашей работы!
Увеличение разрядности дешифратора
Для расширения возможностей применения дешифраторов возможно увеличение их разрядности за счет объединения нескольких микросхем (рис. 3.4). Работа дешифратора CD (3-8) основывается на уравнении (3.1) и поясняется таблицей истинности (3.3).
Рис. 3.4 Увеличение разрядности дешифратора
Таблица 3.3 Расширение разрядности DC (2-4) до DC (3-8)
| № | Входы | Выходы | ||
| Сл-е | Информационные | Информационные | ||
| / EI 2 | A 1 | A 0 | EI 1 | EI 3 |
| DC 1 | DC 2 | |||
| X | X | X | X | |
| X | Х | Х |
Примечание: значком «/» обозначается инверсия.Значения EI 1 приведены с учетом инверсии.
Старший разряд A 3 используется для управления работой дешифраторов с помощью служебных входов EI 1 и EI 3.
Старшие разряды двоичного числа могут быть поданы на дешифратор, который преобразует их в сигналы разрешения EI для других дешифраторов, которые преобразуют младшие разряды. Это позволяет увеличить разрядность дешифратора (рис. 3.5).
Рис. Увеличение разрядности дешифратора
Понравилась статья? Добавь ее в закладку (CTRL+D) и не забудь поделиться с друзьями:
Прямо сейчас студенты читают про:
Валы и оси. Назначение, классификация ВАЛЫ И ПОДШИПНИКИ Назначение, классификация. Ранее речь шла о передачах, как едином целом механизме, а также рассматривались.
Международное право как особая система права Понятие и особенности международного права. Мп (международное право) — это СИСТЕМА договорных и обычных норм регулирующих отношения.
Геометрические тела с вырезом Пример 1. Вырез на конусе (рис.142). Рис.142 Вырез произведен двумя плоскостями. Одна проходит через вершину конуса и рассечет его.
Коммуникативные барьеры Когда на пути передачи информации вдруг появляются какие–то затруднения.
Гальванический элемент. Понятие ЭДС. Элемент Даниэля-Якоби Гальванический элемент состоит из двух электродов — анода и катода.
Расширение разрядности дешифратора
Расширение разрядности дешифраторов иллюстрирует рисунок 2.1.2.2. Левый (по схеме) дешифратор постоянно активизирован (выбран) лог. 1 на входе V. Кодами на его адресных входах может быть активизирован любой из дешифраторов DC0—DC15. Выбор одного из выходов 0—15 каждого из них определяется кодом на объединенных входах 1, 2, 4, 8. Таким образом, любой из 256 (2 8 ) выходов может быть активизирован 8-разрядным кодом, четыре разряда которого выбирают номер дешифратора, а четыре — номер его выхода.
От числа адресных входов ведущего дешифратора зависит количество ведомых дешифраторов (определите эту зависимость!), а число адресных входов ведомых дешифраторов должно соответствовать числу адресуемых устройств.
Мультиплексор
Мультиплексор имеет информационные входы D, адресные входы А и выходы: прямой Y и инверсный . В нем к выходу Y может быть подключен один из информационных входов D в зависимости от кода действующего на адресных входах А (таблица 2.1.3.1.)
Расширение разрядности мультиплексора
Расширение разрядности мультиплексоров иллюстрирует рисунок. Здесь «мультиплексорное дерево» содержит четыре 4-входовых мультиплексора MUX1—MUX4 c соответственно запараллеленными адресными входами А0, А1, код на которых одновременно выбирает один из входов D0—D3 всех четырех элементов; кодом на адресных входах А2, А3 выходного мультиплексора выбирается один из выходов Yo— Y3 Таким образом, 4-разрядный код на входах Ао—А3 соединяет с выходом Y только один из 16-ти входов (16 = 2 4 ) D0—Dl5 (рисунок 2.1.3.2.)
Демультиплексор
Выполняет функцию обратную мультиплексору. Он имеет информационный вход D, адресные входы А и выходы У. В нем вход D может быть подключен к одному из выходов Y в зависимости от кода, действующего на входах А (таблица 2.1.4.1.)
Запишем логические выражения для выходов Y (рисунок 2.1.4.1.)
Расширение разрядности демультиплексора
На рисунке показан общий случай наращивания разрядности демультиплексоров. В отличие от схемы, реализующей наращивание разрядности дешифраторов (см. рис. 3.4), в схеме, представленной на рис. 4.6, на информационный вход D поступают лог. 1 и лог. О, в то время как на соответствующий вход разрешения К ведущего дешифратора (см. рис. 3.4) постоянно подается потенциал лог. 1. Кодом на адресных входах Ао, А1 выбирается один из выходов DMX1, с которым соединяется его информационный вход, а кодом на А2, А3 одновременно выбираются четыре одноименных выхода всех четырех демультиплексоров DMX2—DMX5. В результате кодом А0—А3 выбирается один из 16-ти выходов, который оказывается соединенным с информационным входом D (рисунок 2.1.4.2.)
Сумматор
При сложении многоразрядных двоичных чисел в каждом разряде выполняются однотипные действия: складываются соответствующие разряды слагаемых и перенос из предыдущего разряда, при этом формируется цифра суммы данного разряда и перенос в следующий разряд. Поэтому можно построить схему одноразрядного сумматора, а для сложения многоразрядных чисел — объединить соответствующее количество одноразрядных сумматоров (таблица 2.1.5.1.), (рисунок 2.1.5.1.), (рисунок 2.1.5.2.)