Что такое двоично десятичный счетчик

19

Счётчики

Счетчик импульсов — это последовательностное цифровое устройство, обеспечивающее хранение слова информации и выполнение над ним микрооперации счета, заключающейся в изменении значения числа в счетчике на 1. По существу счетчик представляет собой совокупность соединенных определенным образом триггеров. Основной параметр счетчика — модуль счета. Это максимальное число единичных сигналов, которое может быть сосчитано счетчиком.

Счётчики используются для построения таймеров или для выборки инструкций из ПЗУ в микропроцессорах. Они могут использоваться как делители частоты в управляемых генераторах частоты (синтезаторах). При использовании в цепи ФАП счётчики могут быть использованы для умножения частоты как в синтезаторах, так и в микропроцессорах. Счетчики импульсов — непременные узлы электронных часов, микрокалькуляторов, частотомеров и многих других приборов и устройств цифровой техники. Основой их служат триггеры со счетным входом. По логике действия и функциональному назначению счетчики импульсов подразделяют на цифровые счетчики и делители частоты. Первые из них обычно называют просто счетчиками.

Простейшим одноразрядным счетчиком импульсов может быть JK-триггер и D-триггер, работающий в счетном режиме. Он считает входные импульсы по модулю 2-каждый импульс переключает триггер в противоположное состояние. Один триггер считает до двух, два соединенных последовательно считают до четырех, n триггеров — до 2 n импульсов. Результат счета формируется в заданном коде, который может храниться в памяти счетчика или быть считанным другим устройством цифровой техники-дешифратором.

Счетчики импульсов классифицируют

по модулю счета:

• двоично-десятичные;
• двоичные;
• с произвольным постоянным модулем счета;
• с переменным модулем счета;

по направлению счета:

• суммирующие;
• вычитающие;
• реверсивные;

по способу формирования внутренних связей:

• с последовательным переносом;
• с параллельным переносом;
• с комбинированным переносом;
• кольцевые.

Двоичные асинхронные счётчики

Простейший вид счётчика — двоичный может быть построен на основе T-триггера. T-триггер изменяет своё состояние на прямо противоположное при поступлении на его вход синхронизации импульсов. Для реализации T-триггера можно воспользоваться универсальным D-триггером с обратной связью, как это показано на рисунке 1.

Рис. 1 — Построение счетного T-триггера на универсальном D-триггере.

В этой схеме, так как на вход триггера подается сигнал с инверсного выхода микросхемы, при поступлении тактовых импульсов сигнал на выходе будет меняться с 0 на 1 и наоборот. Временная диаграмма сигналов на входе и выходах триггера приведена на рисунке 2.

Рис. 2 — Временная диаграмма работы T-триггера

Таким образом у нас появился счётчик, считающий до двух. Обычно требуется посчитать количество импульсов, которое больше двух. В этом случае можно использовать выходной сигнал счетного триггера как входной сигнал для следующего триггера, то есть соединить триггеры последовательно. Так можно построить любой счётчик, считающий до максимального числа, кратного степени два.

Схема счётчика, позволяющего посчитать до 16 импульсов приведена на рисунке 3, а временная диаграмма сигналов на входе и выходах этого счётчика приведена на рисунке 4.

Рис. 3 — Схема четырёхразрядного счётчика, построенного на универсальных D-триггерах.

Рис. 4 — Временная диаграмма четырёхразрядного счётчика.

Как видно из временной диаграммы, на выходах этого двоичного счётчика последовательно появляются цифры от 0 до 15. Естественно эти цифры записаны в двоичном виде. Они приведены в таблице 1. То есть, при поступлении на счётный вход очередного импульса, содержимое счётчика увеличивается на 1. Поэтому такие счётчики получили название суммирующих двоичных счётчиков.

Существуют готовые микросхемы асинхронных двоичных счётчиков. Классическим примером такого счётчика является микросхема 555ИЕ5. Её изображение на принципиальных схемах приведено на рисунке 5. В этой микросхеме существует вход обнуления микросхемы R, который позволяет записать во все триггеры счётчика нулевое значение.

Рис. 5 — Четырёхразрядный двоичный счётчик.

Двоичные вычитающие асинхронные счётчики

Счётчики могут не только увеличивать своё значение на единицу при поступлении на вход импульсов но и уменьшать его. Такие счётчики получили название вычитающих счётчиков. Для реализации вычитающего счётчика достаточно чтобы T-триггер срабатывал по переднему фронту входного сигнала. Это можно осуществить инвертированием этого сигнала. В схеме, приведенной на рисунке 6, для реализации вычитающего счётчика сигнал на входы последующих триггеров подаются с инверсных выводов предыдущих триггеров.

Рис. 6 — Схема четырёхразрядного двоичного вычитающего счётчика на универсальных D-триггерах.

Временная диаграмма этого счётчика приведена на рисунке 7. По этой диаграмме видно, что при поступлении на вход счётчика первого же импульса на выходах появляется максимально возможное для четырёхразрядного счётчика число 15. При поступлении следующих импульсов содержимое счётчика уменьшается на единицу. Этот процесс продолжается до тех пор, пока содержимое счётчика не станет вновь равно 0.

Рис. 7 — Временная диаграмма четырёхразрядного вычитающего счётчика.

Все возможные состояния сигналов на выходах счётчика при поступлении импульсов на вход микросхемы приведены в таблице 2.

Для тех, кто привык работать с реально выпускаемыми микросхемами, следует обратить внимание, что для примера были использованы D-триггеры, работающие по заднему фронту. Микросхемы 1533ТМ2 (два D-триггера в одном корпусе) срабатывают по переднему фронту, поэтому схемы для суммирующего и вычитающего счётчика поменяются местами.

Недвоичные счётчики с обратной связью.

Если посмотреть на временную диаграмму сигналов на выходах двоичного счётчика, приведённого на рисунке 4, то можно увидеть, что частота сигналов на его выходах будет уменьшаться в два раза по отношению к предыдущему выходу. Это позволяет использовать счетчики в качестве делителей частоты входного сигнала. Эти делители частоты могут быть использованы в устройствах формирования высокостабильных генераторов частоты (синтезаторов частот). Частоты могут быть использованы либо для синхронизации цифровых устройств (в том числе и микропроцессоров) либо в качестве задающих генераторов радиоприёмных и радиопередающих устройств.

При использовании цифровых счётчиков в качестве устройств формирования опорных частот может потребоваться обеспечить коэффициент деления, отличающийся от степени числа 2. Ещё одна ситуация, когда необходимо применять недвоичные счётчики возникает при отображении информации, записанной в счётчике. Человек, который работает с электронной техникой, привык работать с десятичной системой счисления, поэтому возникает необходимость отображать хранящееся в счётчике число в непосредственно десятичном виде. Это намного проще сделать, если и счет вести сразу в двоично-десятичном коде. Иначе для индикации потребуется перекодировать информацию из двоичного в двоично-десятичный код.

Построить недвоичный счётчик можно из двоичного за счёт выбрасывания лишних комбинаций единиц и нулей. Это может быть осуществлено при помощи обратной связи. Для этого при помощи дешифратора определяется число, соответствующее коэффициенту счёта, и сигнал с выхода этого дешифратора обнуляет содержимое двоичного счётчика. В качестве примера на рисунке 8 приведена схема двоично-десятичного счётчика.

Рис. 8 — Схема десятичного счётчика, построенного на основе двоичного счётчика.

В этой схеме дешифратор построен на двухвходовой схеме «2И», входящей в состав микросхемы двоичного счётчика. Дешифратор декодирует число 10 (1010 в двоичной системе счисления). В соответствии с принципами построения схем по произвольной таблице истинности для построения дешифратора требуется ещё два инвертора, подключённых к выходам 1 и 4. Однако после сброса счётчика числа, большие 10 никогда не смогут появиться на выходах микросхемы. Поэтому схема дешифратора упрощается и вместо четырёхвходовой схемы «4И» можно обойтись двухвходовой схемой. Инверторы тоже оказываются лишними.

При использовании счётчиков в качестве делителей частоты тоже можно воспользоваться обратной связью. Приведём в качестве примера схему делителя частоты на 1000. При разработке делителя прежде всего определим сколько потребуется микросхем двоичных счётчиков. Для этого определим степень числа 2, при которой число M=2 n будет больше требуемого числа 1000. Это будет число 10. При возведении основания системы счисления 2 в 10 степень получится число 1024. То есть, при использовании для построения делителя частоты непосредственно триггеров, достаточно будет десяти триггеров. Однако обычно для построения делителей частоты используют готовые двоичные счётчики, поэтому определим необходимое количество микросхем двоичных счётчиков. При использовании четырёхразрядных двоичных счётчиков достаточно будет трёх микросхем, так как в трёх микросхемах будет 3*4=12 триггеров, что заведомо больше минимального числа триггеров.

Следующим этапом построения делителя частоты будет перевод коэффициента деления 1000 в двоичное представление. Десятичное число 1000 в двоичном виде будет выглядеть как 0011 1110 1000. В этом числе шесть единиц, поэтому для построения делителя будет достаточно шестивходовой схемы «И». Однако такие схемы не выпускаются, поэтому воспользуемся микросхемой «8И-НЕ». Неиспользуемые входы этой микросхемы подключим к питанию. Ненужную нам инверсию сигнала скомпенсируем дополнительным инвертором. Получившаяся схема делителя на 1000 приведена на рисунке 9.

Рис. 9 — Схема делителя на 1000, построенного на основе трёх двоичных счётчиков.

При использовании счётчиков в составе синтезаторов частот может потребоваться формирование целого диапазона частот. В этом случае делитель должен обладать возможностью изменения коэффициента деления (ДПКД). При использовании обратной связи для этого потребуется полный дешифратор и переключатели его выходов на вход сброса счётчика. Схема при этом получается сложной, а управление неудобным. Пример двухразрядного делителя с переменным коэффициентом деления (ДПКД), построенного на десятичных счётчиках приведён на рисунке 4.

Рис. 10 — Схема делителя с переменным коэффициентом деления с максимальным коэффициентом деления 100,
построенного на основе двух десятичных счётчиков.

двоично десятичные счетчики

Двоично-десятичные (декадные) счетчики ведут счет в десятичной системе счисления. Каждая десятичная цифра от 0 до 9 кодируется четырехразрядным двоичным кодом, так называемой тетрадой. Эти устройства являются разновидностью счетчиков по модулю n. В своем составе они, как правило, имеют четыре триггера. Простейший двоично-десятичный счетчик представлен на рис. 11.

Рис. 11 Декадный счетчик

Логический элемент 2И выявляет первый запрещенный набор 1010, который соответствует десятичному числу 10, и производит сброс триггеров.

Такой счетчик хорошо работает при невысокой частоте входных им­пульсов.

Недостатком счетчика является кратковре­менное присутствие двоичного сигнала, соответствующего десятичной цифре 10, т.к. счетчик считает до 10 включительно, а затем уда­ляет это состояние. Устранение этого недостатка осуществляется аналогично техническому решению в схеме рис. 10.

С помощью нескольких декадных счетчиков можно производить подсчет количества единиц, десятков, сотен импульсов и т.д., присвоив каждому из счетчиков соответствующий вес. Данные счетчики бывают суммирующими, вычитающими и реверсивными.

Билет 53 Программируемые счетчики на основе двоичных, двоично-десятичных, реверсивных и нереверсивных, счетчики на сдвигающих регистрах.
Сдвигающий счетчик

Такой счетчик имеет 5 состояний: 10000 – исходное состояние, затем: 01000, 00100, 00010, 00001 и вернулись в исходное состояние 10000.

Программирование модуля пересчета двоичных счетчиков

В данной схеме модуль пересчета можно изменять с помощью загружаемого числа (dm) при j=const или методом переключения выхода дешифратора Kj приdm=const.

Выключение программирования осуществляется сигналом = 1, в этом случае на выходах дешифратора устанавливаются лог. 1, L=1 — запрет загрузки.

Связь между числом dm, модулем пересчета счетчика и номером состояния счетчика можно выразить следующим выражением:

где М — модуль пересчета, i — состояние счетчика.

Схема программирования модуля пересчета с заданием дополнительного числа

Для изменения модуля пересчета счетчика (в постоянном режиме) можно использовать выход старшего переноса

В данной схеме счетчик имеет модуль пересчета 16. Для реализации M=11 на вход D поступает код dm=5. При появлении сигнала P4 осуществляется счет до 11 (5+11)=16. Эта схема чаще называется делителем с переменным коэффициентом деления. Для переключения счетчика из режима счета в режим загрузки можно использовать и выходы счетчика (Q0. Qi). Эти же сигналы можно использовать для задания числа dm
56. Оперативные запоминающие устройства с произвольной выборкой.
Полупроводниковые ЗУ подразделяются на ЗУ с произвольной выборкой и ЗУ с последовательным доступом. ЗУПВ подразделяются на:
-статические оперативные запоминающие устройства (СОЗУ);
-динамические оперативные запоминающие устройства (ДОЗУ). ЗУ с последовательным доступом подразделяются на:
-регистры сдвига;
— приборы с зарядовой связью (ПЗС).
В основе большинства современных ОЗУ лежат комплиментарные МОП ИМС (КМОП), которые отличаются малой потребляемой мощностью. Это достигается применением пары МОП транзисторов с разным типом канала: n-МОП и p-МОП.
Запоминающее устройство с произвольным доступом — один из видов памяти компьютера, позволяющий единовременно получить доступ к любой ячейке (всегда за одно и то же время, вне зависимости от расположения) по её адресу на чтение или запись
54. Назначение сумматоров. Полусумматоры и полные сумматоры.
Сумматор является простейшим цифровым устройством. Это узел ЭВМ, выполняющий арифметическое суммирование кодов чисел, т.е. он предназначен для сложения двух чисел, заданных в двоичном коде.
Одноразрядный двоичный сумматор состоит из двух комбинационных схем: одна формирования Si, вторая для определения Pi.. Многоразрядный сумматор строится на основе одноразрядных в соответствии с правилами сложения.
Полусумматоры — бинарные (двухоперандные) сумматоры по модулю с разрядом переноса, характеризующиеся наличием двух входов, на которые подаются одноимённые разряды двух чисел, и двух выходов: на одном реализуется арифметическая сумма по модулю в данном разряде, а на другом — перенос в следующий (старший) разряд.
Полные сумматоры — (трёхоперандные) сумматоры по модулю с разрядом переноса, характеризующиеся наличием трёх входов, на которые подаются одноимённые разряды двух складываемых чисел и перенос из предыдущего (более младшего) разряда, и двумя выходами: на одном реализуется арифметическая сумма по модулю в данном разряде, а на другом — перенос в следующий (более старший разряд).

55.Постоянное запоминающее устройство, классификация ПЗУ

Запоминающие устройства (ЗУ) предназначены для хранения информации в системах различного назначения.

ЗУ на 40-50% определяют быстродействие всей системы.

Одним и важных параметров памяти является объём и быстродействие.

Постоянные запоминающие устройства – предназначены для постоянного энергонезависимого хранения информации.

Классификация

2 Однократно-программируемые пользователем

Масочные ПЗУ могут изготавливаться на основе матриц диодов, биполярных транзисторов или МОП транзисторов.
57. Программируемые логические матрицы и схемы логики. Схемы сборок на базе ПЛМ.
Программируемые логические матрицы появились в середине 70-х годов. Основой их служит последовательность программируемых матриц элементов И и ИЛИ. В структуру входят также блоки входных и выходных буферных каскадов (БВх и БВых). Входные буферы, если не выполняют более сложных действий, преобразуют однофазные входные сигналы в парафазные и формируют сигналы необхо­димой мощности для питания матрицы элементов И. Выходные буферы обеспечивают необходимую нагрузочную способность выходов, разрешают или запрещают выход ПЛМ на внешние шины с по­мощью сигнала ОЕ, а иногда выполняют и более сложные действия. Основными параметрами ПЛМ (рис. 7.1) являются число входов т, число тер­мов I и число выходов п.

Переменные xj. xm подаются через БВх на входы элементов И (конъюнкторов), и в матрице И образуются £ термов. Под термом здесь понимается конъюнкция, связывающая входные переменные, представлен­ные в прямой или инверсной форме. Число формируемых термов равно числу конъюнкторов или, что то же самое, числу выходов матрицы И.

Термы подаются далее на входы матрицы ИЛИ, т. е. на входы дизъюнкто-ров, формирующих выходные функции. Число дизъюнкторов равно числу вырабатываемых функций п.

Таким образом, ПЛМ реализует дизъюнктивную нормальную форму (ДНФ) воспроизводимых функций (двухуровневую логику). ПЛМ способна реализо­вать систему п логических функций от т аргументов, содержащую не более £ термов. Воспроизводимые функции являются комбинациями из любого числа термов, формируемых матрицей И. Какие именно термы будут выра­ботаны и какие комбинации этих термов составят выходные функции, опре­деляется программированием ПЛМ.
59. Принципы аналого-цифрового преобразования. Схемотехника АЦП.
Для передачи аналоговых сигналов по цифровым каналам их необходимо преобразовать в цифровую форму, то есть превратить их в сигналы дискретные по уровню и во времени. Для преобразования аналогового сигнала в цифровой применяют специальные устройства, которые называют аналого-цифровыми преобразователями (АЦП).В основе аналого-цифрового преобразования лежат три операции: дискретизация аналоговой функции во времени, квантование значений аналоговой функции по уровню и кодирование.
60. Цифро-аналоговый преобразователь с матрицей весовых резисторов.

Исходное двоичное число, предназначенное для перевода, помещается в регистр состоящий из сов-ти триггеров, выходное значение которых может принимать две величины, либо 0 либо Е.
Напряжение с выходов триггера подается на ЦАП ч/з усилитель, работающий в режиме сумм.напряжений.
Весовые коэф.вводятся для того, чтобы разделить по уровню входного сигнала разные разрядные значения исходного двоичного числа. Широкого распространения эта схема не получила по причине того, что невозможно обеспечить абсолютно точное соответствие используемых резисторов заявленных в схеме непостоянством величины Uвых триггера.

61. Цифро-аналоговый преобразователь с матрицей лестничного типа.
Широкого распространения эта схема не получила по причине того, что невозможно обеспечить абсолютно точное соответствие используемых резисторов заявленных в схеме непостоянством величины Uвых триггера. Указанные недостатки устраняются ЦАП на R-2R матрицы, т.к. используются сопротивления двух номиналов, а напряжение триггеров изменяет значение только ключей, количественно не влияет на величину выходного напряжения.

62. Однокристальные микропроцессоры, структурная схема ОМ. Основные узлы микропроцессора, их назначение и характеристики.
РК- регистр команд, BCDE — регистры общего назначения,PC- программный счетчик,SP – указатель стека, PA – регистр адреса,РП регистр признаков, БРА – буферный регистр адреса, БРД буферный регистр данных, МД- магистраль данных, МА – магистраль адреса, МУ магистраль управления, А- аккумулятор

АЛУ – комбинационное устройство, имеющие два входных порта и один выходной.

Аккумулятор – главный регистр микропроцессора. Для выполнения любой операции над данными нужно поместить их в аккумулятор
Блок РОН (регистр общего назначения) содержит шесть 8-разрядных регистров, обозначаемых буквами В, С, D, E, H, L, которые могут использоваться как одиночные 8-разрядные регистры, как регистровые 16-разрядные пары
УУ – обеспечивает необходимую послед. Действий мк-а и включает в себя дешифровку команд и формирователь сигналов управления. Программный счетчик следит за тем, какая команда выполняется и какая подлежит дальнейшему выполнению.
Основными узлами ЭВМ являются:

— центральный процессор (ЦП) (ЦП) = (УУ) + (АЛУ)

— оперативная память (ОЗУ)

— постоянное запоминающее устройство (ПЗУ)

— внешняя память (ВЗУ)

— устройства Ввода (УВв)

— устройства Вывода Все устройства ЭВМ подсоединены к единой информационной шине.
63. Разрядно-модульные микропроцессоры. Микропроцессоры с наращиваемой разрядностью шины данных.
Наряду с однокристальными МП широкое применение находят многокристальные секционированные (или их еще называют разрядно-модульные) микропроцессоры (СМП). Для СМП характерны: модульность построения, магистральные связи между модулями и микропрограммное управление. СМП имеют разрядность 2, 4, 8, 16 и изготовляются обычно на основе
технологии биполярных транзисторов.
СЕКЦИОНИРОВАННЫй МП состоит из модуля операционного устройства (ОУ); модуля устройства управления (УУ), содержащего в свою очередь: модуль памяти (обычно это ПЗУ) микрокоманд (ПЗУ МК) и модуль (блок) управления памятью микрокоманд (БУП МК); на входы УУ подаются код операции (КОП) и признаки условий (ПР)
Краткая характеристика основных модулей СМП: модуль операционного устройства (ОУ) предназначен для осуществления обработки данных и адресов. Секционность МП определяет возможность наращивания разрядности обрабатываемых данных или усложнения УУ микропроцессором при параллельном включении большого числа БИС(большая интегральная схема)
Вне зависимости от разрядности ОУ в него входят блоки: арифметических и логических операций, памяти (сверхоперативной) на РОН и местное устройство управления.
Модуль (блок) управления памятью микрокоманд предназначен для приема команды и формирования последовательности адресов для памяти микрокоманд в зависимости от признаков результата, поступающих из ОУ.
Модуль памяти (ПЗУ) микрокоманд предназначен для хранения управляющей информации.
Модуль обмена информацией с устройствами ввода-вывода (УВВ) предназначен для приема и выдачи информации, а также для организации приоритетной обработки информации при работе МП с внешними устройствами (ВУ).
В качестве достоинств СМП по сравнению с однокристальными можно отметить следующие:
-повышенное быстродействие, на практике в 5. 10 раз; оно достигается за счет увеличения числа БИС и уменьшения степени их интеграции, что позволяет выделить на транзистор большую мощность, а следовательно, получить большее быстродействие
-большую универсальность; если однокристальный МП имеет фиксированный набор команд, то СМП позволяет определить в процессоре свой собственный набор команд и соответствующую архитектуру аппаратных средств с тем, чтобы получить особые воможности или чтобы выполнить задачу с максимальной эффективностью
-возможность построения на базе СМП операционных устройств с распределенной обработкой информации путем введения дополнительных модулей, обеспечивающих аппаратное или микропрограммное выполнение операций типа умножения, деления, индексной арифметики, операций над числами с плавающей запятой и регистровых модулей для хранения информации.

5.2.4. Двоично-десятичные счетчики

Двоично-десятичные счетчики реализуют счет импульсов в десятичной системе счисления, причем каждая десятичная цифра от нуля до девяти кодируется четы­рехразрядным двоичным кодом (тетрадой). Эти счетчики часто называют десятич­ными или декадными, поскольку они работают с модулем счета, кратным десяти.

Многоразрядный двоично-десятичный счетчик строится на основе регулярной цепочки декад, при этом первая (младшая) декада имеет вес 10°, вторая — 10 1 , тре­тья —10 2 и т.д.

Декада строится на основе четырехразрядного двоичного счетчика, в котором исключается избыточное число состояний. Исключение лишних шести состояний в декаде достигается многими способами:

предварительной записью числа 6 (двоичный код 0110); после счета девя­того импульса выходной код равен 1111 и десятичный сигнал возвращает счетчик в исходное состояние 0110. Таким образом, здесь результат счета фиксируется двоичным кодом с избытком 6;

блокировкой переносов: счет импульсов до девяти осуществляется в дво­ичном коде, после чего включаются логические связи блокировки перено­сов; с поступлением десятого импульса счетчик заканчивает цикл работы и возвращается в начальное нулевое состояние;

введением обратных связей, которые обеспечивают счет в двоичном коде и принудительное переключение счетчика в нулевое начальное состояние после поступления десятого импульса.

Схема синхронного десятичного счетчика с блокировкой переносов показана на рис. 5.20.

Рисунок 5.20-Схема десятичного счетчика на JK-триггерах

В этой схеме С-входы используются как счетные. С приходом десятого импуль­са на С-вход младшего разряда JK-триггера обнуляются первый и четвертый разря­ды и сигналом с выхода Q₄ блокируют переключения второго и третьего разряда. Схема суммирующего счетчика с обратными связями (один разряд) показана на рис. 5.21.

Рисунок 5.21-Схема десятичного суммирующего счетчика cобратными связями

После сброса в нулевое начальное состояние на счетный вход первого тригге­ра поступают суммируемые импульсы U + . Сигналы переноса в старшие разряды формируются обычным асинхронным способом. Счет до девяти ведется в двоичном коде.

После прихода десятого входного импульса обратная связь на основе схемы совпадения вырабатывает сигнал P=U + Q₄Q₃Q₂Q_l, который является переносом для старшей декады и одновременно переключает счетчик в нулевое состояние.

Далее цикл работы счетчика повторяется.

Схема пятиразрядного суммирующего двоично-десятичного счетчика показана на рис. 5.22.

Рисунок 5.22-Схема пятиразрядного суммирующего двоично-десятичного счетчика

Модуль данного счетчика составляет К_сч = 10 5 = 100000, емкость счета AU = К_сч — 1= 99999.

Выходы триггеров каждой декады подключаются ко входам дешифраторов, ко­торые обеспечивают визуальную индикацию состояния счетчика с помощью разного рода световых табло.

5.2.5. Счетчики с единичным кодированием

При единичном (унитарном) кодировании состояния n—разрядного счетчика различаются только местоположением одной единицы, называемой маркирующим кодом; в других разрядах записаны нули. В отдельных случаях маркирующий код состоит из двух единиц и называется парно-единичным.

Счетчик с единичным кодированием — это цепочка триггеров, в которой обес­печивается сдвиг предварительно записанного маркирующего кода по «кольцу» в на­правлении старших разрядов (прямой счет) или младших (обратный счет). Такие счетчики часто называют кольцевыми (по аналоги с кольцевыми регистрами сдвига).

Счетчик с единичным кодированием характеризуется:

модулем К_Сч = п и емко­стью счета N_max = n — 1.

Таким образом, число состояний кольцевого счетчика равно его разрядности и существенно меньше в сравнении с другими типами счетчиков.

В кольцевых счетчиках каждый разряд имеет вес, равный номеру состояния 0, 1, 2. (п — 1). Из состояния (п — 1) после поступления очередного импульса счетчик образует на выходе сигнал окончания цикла (переполнения) и возвращается в на­чальное состояние с помощью цепи обратной связи с выхода старшего разряда Qn на вход младшего разряда Q₁.

Схема четырехразрядного кольцевого счетчика пока­зана на рис. 5.23, а.

Рисунок 5.22-Схема и временная диаграмма кольцевого счетчика

Перед началом работы по входу D схемы ИЛИ в младший разряд счетчика за­писывается единица и устанавливается начальный код Q₄Q₃Q₂Q₁ = 0001.

С поступ­лением каждого счетного импульса по входу синхронизации единичный код после­довательно сдвигается в сторону старших разрядов; при этом младшие разряды, выполненные на D-триггерах с динамическим управлением, обнуляются.

После при­хода четвертого импульса счетчик возвращается в начальное состояние с помощью сигнала с выхода Q₄ на вход схемы ИЛИ.

Практическое использование кольцевых счетчиков объясняется следующими его достоинствами:

не требует выходного дешифратора, поскольку все состояния отличаются наличием единицы только в одном каком-либо триггере;

в процессе счета всегда переключается в единичное состояние только один триггер, что обеспечивает минимальное значение t_yct;

упрощается построение схемы контроля счетчика.

Схема счетчика Джонсона (рис. 5.24) строится на основе кольцевого, в котором обратная связь реализуется подключением инверсного выхода старшего разряда ко входу младшего.

Рис. 5.24. Счетчик Джонсона: а — схема; б— временные диаграммы

Счетчик Джонсона характеризуется модулем счета К_сч = 2n и емкостью счета N_max = 2п — 1. Таким образом, число состояний счетчика Джонсона в два раза боль­ше аналогичного параметра кольцевого счетчика. Однако информация на выходах счетчика Джонсона представляется не в двоичной позиционной системе счисления, которая требует дополнительного преобразования. Как видно из временных диа­грамм (рис. 5.24, б), в процессе счета вначале двигается «волна» единиц, а затем — «волна» нулей. Дешифрация состояний счетчика Джонсона осуществляется проще в сравнении с двоичными позиционными счетчиками.

Двоично-десятичные счетчики

Двоично-десятичные счетчики реализуют счет импульсов в десятичной системе счисления, причем каждая десятичная цифра от нуля до девяти кодируется четы­рехразрядным двоичным кодом (тетрадой). Эти счетчики часто называют десятич­ными или декадными, поскольку они работают с модулем счета, кратным десяти.

Многоразрядный двоично-десятичный счетчик строится на основе регулярной цепочки декад, при этом первая (младшая) декада имеет вес 10°, вторая — 10 1 , тре­тья —10 2 и т.д.

Декада строится на основе четырехразрядного двоичного счетчика, в котором исключается избыточное число состояний. Исключение лишних шести состояний в декаде достигается многими способами:

• предварительной записью числа 6 (двоичный код 0110); после счета девя­того импульса выходной код равен 1111 и десятичный сигнал возвращает счетчик в исходное состояние 0110. Таким образом, здесь результат счета фиксируется двоичным кодом с избытком 6;

• блокировкой переносов: счет импульсов до девяти осуществляется в дво­ичном коде, после чего включаются логические связи блокировки перено­сов; с поступлением десятого импульса счетчик заканчивает цикл работы и возвращается в начальное нулевое состояние;

• введением обратных связей, которые обеспечивают счет в двоичном коде и принудительное переключение счетчика в нулевое начальное состояние после поступления десятого импульса.

Схема синхронного десятичного счетчика с блокировкой переносов показана на рис. 5.20.

Рисунок 5.20-Схема десятичного счетчика на JK-триггерах

В этой схеме С-входы используются как счетные. С приходом десятого импуль­са на С-вход младшего разряда JK-триггера обнуляются первый и четвертый разря­ды и сигналом с выхода Q₄ блокируют переключения второго и третьего разряда. Схема суммирующего счетчика с обратными связями (один разряд) показана на рис. 5.21.

Рисунок 5.21-Схема десятичного суммирующего счетчика cобратными связями

После сброса в нулевое начальное состояние на счетный вход первого тригге­ра поступают суммируемые импульсы U + . Сигналы переноса в старшие разряды формируются обычным асинхронным способом. Счет до девяти ведется в двоичном коде.

После прихода десятого входного импульса обратная связь на основе схемы совпадения вырабатывает сигнал P=U + Q₄Q₃Q₂Q_l, который является переносом для старшей декады и одновременно переключает счетчик в нулевое состояние.

Далее цикл работы счетчика повторяется.

Схема пятиразрядного суммирующего двоично-десятичного счетчика показана на рис. 5.22.

Рисунок 5.22-Схема пятиразрядного суммирующего двоично-десятичного счетчика

Модуль данного счетчика составляет К_сч = 10 5 = 100000, емкость счета AU = К_сч — 1= 99999.

Выходы триггеров каждой декады подключаются ко входам дешифраторов, ко­торые обеспечивают визуальную индикацию состояния счетчика с помощью разного рода световых табло.

Понравилась статья? Добавь ее в закладку (CTRL+D) и не забудь поделиться с друзьями: